Secure Computing

Sicherheit, die in der Hardware beginnt. Eingebettete Systeme steuern Fahrzeuge, Industrieanlagen und Kommunikationsnetze, und sie müssen Angriffen standhalten. Wir machen Mikroprozessoren und KI-Beschleuniger sicher.

Woran wir arbeiten

• Sichere Prozessoren auf Basis offener RISC-V-Architekturen
• Kryptographie-Beschleuniger, auch für Rechnen auf verschlüsselten Daten
• Hardwarebasierte Vertrauensanker (Root of Trust) und eindeutige Geräteidentitäten
• Sicherheitslücken in Prozessoren und Beschleunigern für neuronale Netze finden und schließen

Vertrauenswürdige Rechnersysteme

Wir beschäftigen uns mit Hardwaresicherheit und mit Sicherheitslösungen, die in der Hardware verankert sind:

• eine sichere Prozessorarchitektur auf Basis von Open-Source-RISC-V
• vertrauenswürdige KI-Beschleuniger
• sichere Kryptographie-Beschleuniger und Kryptographie-Engines, auch für Post-Quanten-Kryptographie
• Beschleuniger für homomorphe Verschlüsselung, also das Rechnen auf verschlüsselten Daten
• Hardware-Vertrauensanker (Root of Trust) auf Basis von OpenTitan
• die Vertrauenswürdigkeit von Systems-on-Chip umsetzen und bewerten, und Bedrohungsmodelle für eingebettete Geräte

Design for Hardware Trust

Ein moderner Chip entsteht in einer Lieferkette mit vielen Herstellern und Zulieferern, von denen nicht alle vertrauenswürdig sind. In jeder Phase kann jemand eingreifen und so Zuverlässigkeit und Sicherheit des Chips beeinträchtigen. Dagegen arbeiten wir an:

• der Erkennung von Hardware-Trojanern mit maschinellem Lernen und mit prozessspezifischen Funktionen
• formaler Verifikation trojanerfreier, vertrauenswürdiger Schaltungen
• Schutz vor Reverse Engineering, Nachbau und Klonen, etwa mit Physical Unclonable Functions (PUFs)
• Wasserzeichen für Hardware-IP auf der Ebene des physikalischen Entwurfs

Ein Ergebnis ist ML-Based Trojan Classification: Repercussions of Toxic Boundary Nets (IEEE Embedded Systems Letters, 2024).

Aus der Forschung

• Single engine architecture for hardware root of trust, Journal of Cryptographic Engineering, 2025
• SCA-WAL: An Open-Source Framework for Power Side Channel Assessment at RTL and Netlist Level, IEEE Embedded Systems Letters, 2025
• Optimizing Systolic Array-Based NTT Accelerators, IEEE Embedded Systems Letters, 2025
• Lightweight Authenticated Integration and In-Field Secure Operation of System-in-Package, ACM Transactions on Design Automation of Electronic Systems, 2025

Die Gruppe leitet Dr.-Ing. Saleh Mulhem; Themen für Abschlussarbeiten stehen auf seiner Seite.