Andrija Neskovic, M. Sc.

Forschungsinteressen

Meine Forschung konzentriert sich auf Pre-Silicon Hardware Security, insbesondere auf die Erkennung und Erklärung von Power-Side-Channel-Leakage auf Register-Transfer-Level (RTL) und Netlist-Ebene, noch bevor der Chip gefertigt wird. Darüber hinaus beschäftige ich mich mit System-Level-Modellierung von AI-Beschleunigern mittels SystemC und Transaction-Level Modeling (TLM) sowie mit Hardware/DNN-Co-Design für eingebettete und RISC-V-basierte Systeme. Ich bin Mitglied der Secure Computing Group und arbeite dort mit Dr. Saleh Mulhem zusammen.

Offene Abschlussarbeiten (BA/MA)

Ich betreue gerne Bachelor- und Masterarbeiten in folgenden Bereichen:

• Pre-Silicon Power-Side-Channel-Analyse
• Virtuelle Prototypen (SystemC/TLM) von RISC-V-basierten System-on-Chips
• Hardware/DNN-Co-Design und RISC-V-Erweiterungen für Edge AI
• Hardware/Software-Co-Design für kryptographische RISC-V-Prozessoren

Open-Source-Projekte

• SPARC-SCA (GitHub): Framework zur Root-Cause-Analyse von Power-Side-Channel-Leakage in RISC-V-Prozessoren, das Information Flow Tracking auf Zellebene mit Signal-Switching-Analyse kombiniert. Evaluiert auf Ibex, Proteus und Rocket mit AES und Kyber (Artefakt unseres ICCAD-2026-Papers).
• SCA-WAL (GitHub): Erweiterung der Waveform Analysis Language (WAL) um Hamming-Weight- und Hamming-Distance-Analysen über alle Signale, wodurch eine Power-Side-Channel-Bewertung direkt anhand von RTL- und Netlist-Simulations-Waveforms möglich wird.

Seit Juli 2021:

Wissenschaftlicher Mitarbeiter am Institut für Technische Informatik, Universität zu Lübeck

April 2019 - März 2021:

M.Sc. Informationstechik/Technische Informatik, Universität Rostock

Oktober 2015 - März 2019:

B.Sc. Informationstechik/Technische Informatik, Universität Rostock